2025年，半导体行业正式叩响GAA时代。

随着GAAFET 技术的落地，“逻辑芯片下一个大趋势” 的光环也随之褪去。

三星在3nm中已应用GAAFET技术，台积电也表示今年下半年大规模生产的2nm芯片中将应用GAAFET技术。

那么 GAA 之后，谁来接棒？按此前的技术路径，CFET 本是下一代架构的公认标杆。但随着 VLSI 2025 的启幕，中国北京大学提出的 FlipFET 技术，引起更大轰动。

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GAA之后，谁来接棒？

五十多年来，半导体行业一直依赖于一个简单的公式：缩小晶体管尺寸，将更多晶体管封装到每个晶圆上，然后看着性能飙升，成本骤降。

在2D晶体管时代，FinFET是扛大旗者。

在此之前是MOSFET，不过当栅极长度逼近20nm门槛时，对电流的控制能力急剧下降，漏电率也在升高，传统的平面MOSFET正式走到尽头。

2011年，英特尔率先将FinFET技术商业化，并应用于22nm制程，显著提升性能与降低功耗。随后，台积电、三星等厂商跟进，FinFET技术大放异彩。之后为了提高晶体管性能并进一步减小面积，FinFET体系架构也进行了持续的改进。自16/14nm起，FinFET成为主流选择。

步入5nm后，FinFET就开始面临鳍片稳定性、栅极宽度限制及静电问题等挑战。FinFET依靠“修修补补”又熬过两个制程节点。

进入3nm时代后，三星率先应用GAAFET技术，台积电则相对保守，计划在2nm制程中投入应用。

至于再下一代的三维晶体管结构，IMEC于2018年提出的补场效应晶体管（Complementary FET, CFET）被认为是一个有力的竞争者。

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为什么需要CFET？

至于为什么需要CFET，请看下面几张图片。

随着 CMOS 技术的持续微缩，其缩放逻辑已从单纯依靠缩小器件间距（如栅极间距、金属间距），转变为 “间距微缩 + 轨道优化” 的复合模式。在这种新逻辑下，为了适配轨道密度提升带来的布局约束，同时平衡性能与功耗，减少鳍片数量成为必要的设计选择。

然而，如图1所示随着鳍片数量的减少，整体性能也会降低。

图1.标准单元缩放

图2中显示通过从 FinFET 转向堆叠水平纳米片 (HNS)，可以通过更宽的纳米片堆叠和垂直堆叠多个纳米片来改善/恢复性能。图3展示了但正如在 FinFET 中看到的那样，纳米片缩放最终会导致性能下降。

图2.纳米片的优势

图3.纳米片缩放限制

如图4，CFET将不同导电沟道类型（N-FET和P-FET）的GAA器件在垂直方向进行高密度三维单片集成。相较于FinFET与GAAFET，CFET突破了传统N/P-FET共平面布局间距的尺寸限制，可将集成电路中逻辑标准单元尺度微缩到4-T（Track）高度，同时将减少SRAM单元面积40%以上。

图4.CFET堆叠方式

如图5，CFET再次重置了缩放约束，因为nFET和pFET是堆叠的，器件之间的n-p间距变为垂直而不是水平，这使得图更宽。

图5.CFET 改进的缩放比例

图 6 则比较了 HNS 和 CFET 性能与单元高度的关系，突出显示了 CFET 的优势。

图6.HNS 与 CFET 性能与单元高度单片 CFET 与顺序 CFET

根据此前IMEC公布的技术路线图，凭借CFET，芯片工艺技术在2032年将有望进化到5埃米（0.5nm），2036年有望实现2埃米（0.2nm）。台积电、三星、英特尔等都在实验室中对CFET进行了预研开发。

如今 FlipFET 引发如此大规模的反响，部分原因在于其技术优势，甚至优于 CFET。

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FlipFET，优于CFET

在去年6月召开的VLSI 2024上，北京大学吴恒研究员-黄如院士团队首次提出了FlipFET技术。

在今年的VLSI 2025上，黄如院士团队公布了新一代三维晶体管结构“倒装堆叠晶体管（Flip FET, FFET）”，首次实现了8层晶体管的三维垂直集成，单位面积逻辑密度较传统FinFET提升3.2倍，功耗降低58%。这一突破性成果被业界视为延续摩尔定律的最具潜力方案之一。

FlipFET与CFET技术，存在根本上的差异。

FFET技术的最大亮点之一在于其独特的“双面有源区 + 倒装 + 背靠背自对准”设计。

CFET（互补场效应晶体管）是将 n 型和 p 型晶体管垂直堆叠在同一晶圆上，共享同一栅极实现互补功能。这种设计虽然能大幅缩小面积，但需要在同一晶圆上完成多层材料的精确对齐，制造复杂度极高。

不同于CFET依赖复杂的晶圆正面层叠工艺，FFET先在晶圆正面制造 n 型晶体管（如 FinFET NMOS），再通过键合另一晶圆并翻转减薄，在背面制造 p 型晶体管（如 FinFET PMOS）。这种结构无需垂直堆叠，而是通过物理翻转实现 n/p 器件的空间分离，从根本上避免了 CFET 的多层对齐难题。

那么，FlipFET 破解了哪些 CFET 面临的 "老大难" 问题？

第一，CFET 的垂直堆叠易导致漏电流路径增加，而 FlipFET 的双面布局天然隔离了 n/p 器件的漏极。

第二，CFET 的垂直堆叠需要极高的层间对齐精度，任何偏差都会导致电阻激增。FlipFET 通过自对准有源区和背面光刻校正技术，将关键对准误差控制在可接受范围内。

第三，CFET 的高温工艺限制了金属互连材料的选择，而 FlipFET 的低温流程允许保留成熟的铜互连技术。

第四，CFET 的固定堆叠结构难以适应不同应用场景，而 FlipFET 支持 “渐进式创新”。其不仅适用于Fin结构的堆叠，还适用于下一代GAA纳米片，具有很强的拓展性。

FlipFET技术备受关注意味着：在半导体技术领域，一个集成电路不仅可以在正面形成，还可以在背面形成的时代即将到来。

无独有偶，在此前的IEDM2024 Press Kit的《Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch》中，台积电在最新的CFET进展中也几乎同时引入了双面供电与双面信号互连的布局概念并实验展示了晶圆键合和翻转（Bonding + Flipping）技术的可行性，也证明了FlipFET技术涉及的极致晶圆减薄和双面光刻技术的可行性。

不过，从技术思路来看，二者存在根本上的差异，现有的正面CFET加背部互连的方式仍然延续了晶圆键合的传统三维集成方式，而FFET更倾向于等效利用晶圆的双面集成空间，从而拓展了器件与互连集成布局的适用范围，理论上具备了与平面集成方式一样的技术迭代能力，等同于三维版的等比例缩小法则。

虽然研究团队已经在硅片上演示了FlipFET，但他们并未止步于此。他们展示并模拟了FlipFET设计的进一步创新，例如具有自对准栅极的FlipFET、使用叉片（forksheet）并在隔离墙内嵌入电源轨的FlipFET，甚至将FlipFET概念应用于具有高纵横比过孔的单片CFET，以实现4堆叠晶体管设计。

当 FlipFET 的技术细节被公开时，它所带来的不仅是一项成果的亮相 —— 更意味着中国在先进逻辑器件领域长期 “跟跑” 的态势被打破，全球半导体科研的话语体系里，从此有了更清晰的中国表达。这也引发台积电、英特尔等巨头的高度关注。台积电研发总监指出，该技术“重新定义了三维集成的技术边界”。

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1nm及以下芯片，在路上了

FlipFET与CFET技术将会被用于未来更为尖端的埃米级制程工艺。暂且不说0.5nm，距离最近的1nm制程，还需要多久才能到来？

此前数据显示台积电计划在2027年达到A14节点，并在2030年达到A10节点，即1nm制程芯片。届时，采用台积电3D封装技术的芯片晶体管数量将超过1万亿个，而采用传统封装技术的芯片晶体管数量将超过2000亿个。

相比之下，采用4nm制程和传统芯片封装路径的GH100只有800亿个晶体管。

今年2月，市场消息称台积电正计划在中国台湾台南建设一座拥有最先进1nm工艺节点制程技术产线的晶圆厂。据悉，这座新建的晶圆25厂将专注于生产12吋晶圆，工厂规模足够容纳6条产线。台积电已向南部科学园区管理处提交了相关计划，并透露了初步的产线配置。预计晶圆25厂的P1至P3产线将布置1.4nm制程技术，而P4至P6产线则将设置更为先进的1nm制程技术。

不过在台积电的1nm制程中，应该不会用到CFET工艺。毕竟在2nm制程中，台积电才刚刚用上GAA技术。

英特尔也是雄心勃勃，计划在2025年开始大规模生产基于18A 制程技术的处理器，如果18A 能够通过英伟达博通等设计厂商的验证测试，英特尔将大大提升自身的市场竞争力。英特尔官网显示，基于Intel 18A制程节点打造的首批产品 —— AI PC客户端处理器Panther Lake和服务器处理器Clearwater Forest，其样片现已出厂、上电运行并顺利启动操作系统。

英特尔 18A 制程采用了 RibbonFET 环绕栅（GAA）晶体管技术，相比此前的 FinFET 技术实现重大飞跃，不仅改进了栅极静电，单位封装的宽度更高，单位封装的寄生电容也更小，灵活性也更高。

英特尔的目标则是在2025年将Intel 18A推向市场。根据外部预测，18A进入量产预计在2025 年年中，上市则可能要等到今年下半年。

IBM 正寻求与日本 Rapidus 公司建立长期合作伙伴关系，共同开发 1 纳米以下芯片。在 2 纳米合作的基础上，IBM 已向 Rapidus 位于北海道的工厂派遣工程师，标志着两家公司在追求下一代半导体生产以及日本加大对芯片创新投资的背景下，双方的合作关系将更加深入。

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